Fórum témák
» Több friss téma |
Fórum » CPLD, FPGA - Miértek, hogyanok
Sziasztok!
Lenne egy egyszerű kérdésem. Ha én szeretnék használni egy MAX V CPLD-t (5M160Z), akkor a felprogramozás után (vagy egy programozatlan CPLD az áramkörben), ha bekapcsolom a tápfeszültséget, amíg a config-ot be nem olvassa a flashből, a CPLD I/O lábai milyen állapoton lesznek? Nagy impedancián? Az adatlapban nem találtam infót, vagy elkerülte a figyelmem.  Quartus-t használok. Köszönöm a segítséget! Idézet: Ebben a dokumentumban megtalálod: 4. Hot Socketing and Power-On Reset in MAX V Devices „Az adatlapban nem találtam infót” Idézet: Az egyik alcím szerint igen: "I/O Pins Remain Tri-Stated During Power Up" „a CPLD I/O lábai milyen állapoton lesznek? Nagy impedancián?” A hozzászólás módosítva: Márc 18, 2018
Ne nekem köszönd, hanem Google barátunknak!
Sziasztok,
Spartan-XL-hez keresek valamilyen HDL szintézis eszközt (FPGA Express, Synplify, vagy amiről még nem tudok). XST nem készült ehhez a platformhoz, a korábban ingyen biztosított Synopsys licensz pedig már nem él. Köszönöm!
Sziasztok!
Van egy Cyclone IV-el szerelt panelom. A mag 1V2, a periferiak pedig 3V3, 2V5 es 1V2 feszrol mukodnek. A kovetkezo problema van: JTAG nem mukodik, TDO-n nincs jel ( valasz ). JTAG labak nincsenek vedve, csak az AS-programozashoz tartozo labak. A flasht sikerult felprogramozni AS modban, de onnan sem olvassa be az FPGA a tartalmat. A VCC INT -rol leszedtem a tapot ( mivel nem tudtam miert nagyobb a fesz rajta mint 1V2 ) es igy is 1V27 koruli feszultseg van rajta ( kondik tobbszor kisutve, ujratolti valahonnan ). Ha rajta van a tap akkor is. ( Mivel ez egy LP38500, ennek a kimeneterol van a visszacsatolas es egyszeruen elhuzza a kimenetet, szoval nem tud beallni az 1V2. ) Hibas peldanyt foghattam ki ? Vagy a JTAGon keresztul kinyirta az egeszet egy ESD ? Valaki talalkozott hasonloval ?
Off-ra raktam, mert nem szigorúan on-topic.
Ha nemzetközi fórumokon netezés közben bárki találkozott össze mikroelektronikában végzett emberekkel (vagy van olyan az ismeretségi körében, ha akárhogyan is), egy privi jelzést had kérjek az illetőtől. A téma innováció lenne, és a legtöbbet asic back-end specialista tudna segíteni, de tanácsok tekintetében akárki megfelel, aki belülről ismeri az iparágat.
Sziasztok! Sajnos csak felszínesen volt időm átfutni pár oldalt ebből a topicból de lenne pár kérdésem a az elinduláshoz.
a cél az Altera EPM240T100C5N CPLD, ez a MAX II családhoz tartozik és a programozásához kell az USB blaster kompatibilis JTAG interface. Kis keresgetés után látom hogy ezeket a Quartus II IDE-vel lehet programozni. De ebből létezik Standard ,Lite ,Subscription és Web edition. Melyiket mire, melyik Free, egyáltalán mi a különbség ezek között? Bővebben: Link A hozzászólás módosítva: Dec 18, 2018
Quartus Prime Lite (free) telepítsed.
Bővebben: Link (4. fejezet) Alapprogram mellé kell még a device csomag MAXII-re is. Szintén a telepítési listából választható ki. http://fpgasoftware.intel.com/18.1/?edition=lite A hozzászólás módosítva: Dec 20, 2018
Szia! Az mcu.webtelek.hu oldalamon a 2017. szeptember 14-i előadásvázlatot keresd ki! Abban leírtam, hogy mit kell telepíteni.
A hozzászólás módosítva: Dec 25, 2018
Sziasztok. VHDL: van egy 14 es egy 16 bites std_logic_vector array tipusom. A 14 bitesbol egy signalt vagy constanst kellene inicializalni a masikbol, ugy hogy csak 14 bitet vegyen at minden elembol. ( A 4 bit tobbszorose problema van a 14 bites tombommel, ezert keszitettem egy 16 biteset, ebbol kellene az adatokat atvinni valahogy.)
Sziasztok!
Az ISE Webpack 14.7-es verzióját szeretném feltelepíteni gyakorlás céljából , de sajnos nem tudom valamiért. Win 10-re akarom telepíteni. Csatolom mit ír ki. Valaki tudna segíteni?
Ékezetes betű a pathban?
Amúgy a megnevezett fájl létezik? A hozzászólás módosítva: Márc 5, 2019
Létezik , lényegében egy tömörített mappa...viszont próbáltam kicsomagolni de sajnos nem engedi mert jelszóval védve van.
Akkor másold ki az installert a C gyökérbe és futtasd onnan.
Sziasztok!
Van valakinek használható PCM to PDM átalakítással kapcsolatos anyaga fpga-hoz? Előre is köszönöm 
Sziasztok!
Egy kapcsolási rajz alapján szeretnék leszimulálni egy számláló áramkört és az ISE webpack nevű programot használnám hozzá, viszont a buszos megoldást nem igazán tudtam mégis hogyan kellene összekötni és a külön biteket kivezetni tehát pl (Qd, Qc, Qb, Qa) Valaki tudna segíteni? Előre is köszönöm a segítséget!
Szia, létre kell hozni egy buszt. Legyen pl Q(3:0), ezután a busz leágazásokkal (bus tap), leszeded az eggyes biteket a buszról. Ez úgy néz ki, hogy a bus tapet ráteszed a buszra, onnan elviszed a jelet, ahova szeretnéd, annyi, hogy a leágazott részt is el kell nevezni, mégpedig összhangban a busz nevével. Tehát a példában helyes leágazás név a Q(0), Q(1) stb.
Ha kimenetet szeretnél, akkor a kivezetni kívánt biteket is el kell nevezni és ezeket egy UCF fájlban hozzárendelni egy lábhoz. Kimeneti (bemeneti) buffer nem kötelező, az ISE észleli, hogy kimenetet szeretnél és elhelyezi magának. UI: Ha buszt szeretnél, akkor nem használhatsz Qd, Qc stb. elnevezéseket, itt csak számokkal lehet indexelni.
Sziasztok!
ISE webpack nevű program 14.7-es verziója miért csinálja azt hogy nem működik a megnyitás funkció? Rákattintok az "Open"-re és bezárja a programot. Ha projektet akarok megnyitni akkor is ugyanez a helyzet, egyből bezárja az egész programot. Valakinek van tippe?
Csak tipp. Lehet valami filehoz valo hozzaferes / jogosultsag problema ? Ha adminkent futtatod... ?
Szia!
Köszi, közben megoldódott  A belső .dll fájlok között kellett átcserélni 2 fájlt. A hozzászólás módosítva: Máj 10, 2019
Sziasztok!
Még mindig problémáim vannak ezzel a buszos csatlakozással, sajnos folyamatosan valami hibát jelez miközben leellenőrzöm a bevitt rajzot. Ha valaki tudna segíteni akkor azt szívesen venném. AKi ért hozzá legyen olyan szíves és jellezzen privátban, hogy eltudjam küldeni azt a schematic rajzot amit csináltam és leellenőrizni. Előre is köszönöm a segítséget!
A "B" illetve "D" csatlakozást sehogy sem tudom megvalósítani, mert azt írja hogy olyan mintha rövidzár lenne.
A számlálód bal alsó kimenete micsoda? - LDATA(3:0) (Kimenet, bemenet?)
Bemenet (D, C, B, A)
A hozzászólás módosítva: Máj 12, 2019
Az és kapu előtt próbálj letenni 1-1 buffert, amivel szét osztod a jelet és úgy rávezetni az és kapura és a buszra.
Sziasztok, Valaki nem tudja hogy quartus II alatt hogy lehet package-t kesziteni ? Vagy egyaltalan package-t amugy ? Kellene egy entity-be a sajat tipusom. Neten semmi ertelmes infot nem kaptam errol. Emiatt most nem tudom irni amit amugy tudnek
Nos ennyi az egesz ( gondoltam probalok egyet ).
A file neve: common_pkg.vhd A hozzászólás módosítva: Júl 31, 2019
Sziasztok.
Akadt kézhez pár darab altera max epm7128slc84-15 FPGA-m. Kérdezném hogy mennyire nehéz programozni őket, és mi szükséges a programozásukhoz? Gondolom nem egy arduino program szempontból de lassan ezt is meg kell tanulnom. Válaszokat előre is köszönöm.
Vagy esetleg ötlet mivel lehet programozni?
Program, és fordító kimenet igénye /jtag,RS-232,ICSP...stb/. |
Bejelentkezés
Hirdetés |
