Fórum témák
» Több friss téma |
Fórum » CPLD, FPGA - Miértek, hogyanok
Az RTL schematic-on mit látsz ?A counterrel nem csak 99 999-ig akarsz számolni ? A 17 bittel nem lehet 999 999-ig számolni. A szintézer kioptimalizálja, és nem szól, a counterről, csak hogy a kimenet constans 0.
Üdv. Zoli
A counterrel kapcsolatban igazad van. Kisebb értékekkel próbálkoztam előzőleg és visszaállításkor eggyel többet írtam. Sajnos eredményt nem hozott a változtatás.
Sem a szimulációban nem müködik sem a valóságban. Csatoltam az RTL sémát. Gyanítom a count-up adat bemenetén is kellene jelnek lenni. Mondjuk 1-es értéket adnák neki. üdv. Attila
Mivel szimulálod ? Mi nem jó a szimuláció alatt ? Mi a vas ? Mit csinál a vason ?
Üdv. Zoli
ISIM alatt. Végig egy narancssárga vonalat látok. Az érték "U".
A vas XC9536 10VQ44 tehát más a tokozás mint az eredeti projektnél volt. Az oszcilloszkópon kimenő jelet nem láttam. Csatoltam a szimulációról egy képet. A szimuláció 1s ideje ugyanezt eredményt hozza.
Pedig müködnie kellene szerintem. Az 'U' a szimulációnál azért van szerintem, mert nem használsz resetet és nincs kezdőértéke a counternak és a felezőnek. Addj nekik kezdőértéket.
Idézet: „signal Q100K : std_logic_vector(16 downto 0) := "00000000000000000"; -- 1/100000 counter signal QCLK : std_logic_vector(0 downto 0):= "0"; -- 1/2 counter ” De a vason ennek ellenére mennie kellene. Üdv. Zoli
Adtam kezdőértéket a Q100K-nak és a QCLK-nak. Részleges eredményt hozott is. Sajnos a hardverbe beégetve nincs kimenő jel.
Az is gond lehet hogy a notebookon kísérletezek és a PC-én lévő régi ISE Impactjával égetem a jed fájlt pendrivon átcipelve. Köszönöm az eddigi segítséged. Újra kezdem a projectet felépíteni a PC-n. Szerintem ma már eredmény nem fog születni. üdv.Attila A szimuláció eredménye:
Hát elég gázos még így is a szimuláció. Ez melyik? Behav. vagy Post-Fit ? Valami banális hiba lehet, vagy az ISE szivat, mert ez olyan egyszerü mint a faék (mármint a vhdl forrásod). Testbench biztos jó?
Üdv. Zoli
Szia Attila!
Szimulátorban próbáltam a kódodat a mellékelt eredménnyel. Átírtam VQ44-re a láb hozzárendeléseket, UCF-ben hozzárendeltem a lábakhoz a signal-okat, 999999 helyett 99999. he.vhd-ben a módosítások. Üdv. Kálmán
Meg van a hiba oka. Amit mondtál az volt a jó megoldás. Annyi hibát követtem el hogy az értékadásnál szünetet hagytam a := jel előtt és után. Az ISE simán befordította zöld pipásan.
tehát a rossz: signal QCLK : std_logic_vector(0 downto 0) := "0"; a jó: signal QCLK : std_logic_vector(0 downto 0):="0"; Tökéletes 250Hz-es jelet látok a szkópon. Az órajel 50MHz. Most a régi ISE 10.1-en küzdök a szimulációval. Egyelőre rengeteg a szintaktikai hiba. Ezzel már megbirkózok magam is. Még egyszer köszönöm a segítséged. A jó VHDL csatolva.
Köszönöm a segítséged. Közben részben megoldódott a probléma. A hardverben legalább is müködik. Nem nyugszom míg a szimulációra rá nem jövök. Gondolom látszik hogy kezdő vagyok. Jelenleg a PC-n ISE 10.1-sen próbálkozom.
Köszönöm a segítséged. üdv. Attila Azt látom hogy te is hagytál szüneteket és mégis jól müködik a szimuláció. Az is lehet hogy az okozza nálam a gondot hogy nincs reset és e miatt vagy elindul vagy nem a müködése.
Sikerült. Müködik a szimuláció ISE 10.1 alatt.
Hali!
Örülök hogy sikerült. Mi volt a gond ? Vagy csak úgy jó lett ? Én régen használtam az ise szimulátorát, nekem nem igazán tetszik, de azért leforditottam és leszimuláltam. A Post-Fit szimulációs modell generálásánál bekapcsoltam a Generate Testbench File opciót. Ekkor generál egy testbench file-t is a netgen\fit könyvtárba, "clock1_timesim.tvhd" néven. Ezt átneveztem "clock1_tbench.vhd" -re. Ebbe lehet megadni a stimulust, ami most csak annyi volt, hogy csináltam egy processt, ami a CLK_10M drivere. Idézet: „-- User: Put your stimulus here. process begin wait for 50 ns; CLK_10M <= NOT CLK_10M; end process; ” + a CLK_10M signal-nak 0 kezdőértéket adtam. Ezt a file-t átmásoltam, felvettem a projekt file-ok közé ( add source ) és a szimulációhoz asszociáltam csak. Utána a Post-Fit szimulációs módban leszimuláltam ezt a file-t (TBX_clock1 entitást) . Elsőre jó lett. Szóközök nálam is vannak. ISE 12.1 alatt volt mindez. Üdv. Zoli
Szia !
Tényleg nem a szünet okozza a problémát. A probléma az hogy nagyon kezdő vagyok még. Ismét az ISE 12.1 el ismerkedek. Az ISE 10.1 nél volt egy test bench wave fájl hozzáadási lehetőség a Projekt/New Source alatt amivel az órajel minden egyes jellemzőjét meglehetett adni. Nos a 12.1 alatt ez már nincs, vagy gondolom máshogy müködik. A leírásod alapján most azt keresgélem mit hogyan csináltál hogy a szimuláció müködjön. üdv. Attila
Hali!
Igen, a tbw editort én is hiányoltam amikor kiszedték belőle. Ezzel könnyű volt stimulust szerkeszteni. ISIM helyett én ModelSim-et használok. Annak is van pár nyűgje, de kezelhetőbbnek tartom mint az ISE szimulátorát. Amit irtam, hogy csináltam, azt én sem tudtam, hogy úgy kell, mivel nem használtam ezt a módot. Csak annyit tudtam, hogy van valahol egy opció, amivel lehet csinálni egy testbench vhd forrást. Ez csak egy statikus váz, ha nem irsz hozzá stimulust, nem mozdul semmi. Mivel ekkor még órajel sincs. Aztán ezt fel kell venni a project file-ok közé. hogy le lehessen szimulálni. Nem értem miért nevezi tvhd-nek és miért a netgen\fit könyvtárba rakja. Ez törlődik, ha nyomsz egy 'Cleanup project file-s' -t. Ezért kell átmásolni a project könvtárba, hogy megmaradjon. A régebbi verzióknál nem kellett ennyit vacakolni. Vagy csak én nem tudom a valódi megoldást ? Üdv. Zoli
Szia !
Ha átnyomod a szimulációra a Design ablakot akkor a Behavioral -t kiválasztva lehet hozzá adni a New Source-al VHDL Test Bench -et. Valahol olvastam hogy ezt így kell csinálni. Ezután lehet futtatni a Simulate Behavioral Model -et. Szóval ezzel a módszerrel sikerült ezt a furcsa szimulációt művelnem. Kénytelen leszek az ISIM borzalmas helpjébe elmélyedni. Ha sikerül rájönnöm a használatára, majd leírom hogy kell. üdv. Attila
Sziasztok ! Jol tapasztalom hogy alterahoz nincs 8 bites altera_soft_proci? (hasonlo pl mint a xilinx/picoblaze)
Szervusztok!
Most kezdtem el tanulni a Verilog nyelvet, de az angolom nem a legtutibb. Valaki tud nekem mondani egy magyar nyelvű könyvet, amiből tudnék tanulni? Neten találtam pár tíz oldalas leírásokat, de azok nagyon tömörek, és közel sem teljesek. Sajnos ezek alapján nem jutottam sokra. Ha valaki mond egy könyv címet, már azzal is előrébb vagyok, de a Google nem nagyon segített ebben, akárhogy is kerestem.
Hali!
Én VHDL-t használok, de ezt találtam: A VERILOG HARDVER LEÍRÓ NYELV ALKALMAZÁSA A LOGIKAI SZINTÉZISBEN Bővebben: Link Remélem tudtam segíteni és nem olyant túrtam neked amit ismersz már.Üdv. Zoli
Júúúj, nagyon köszönöm, máris lementem az egészet. Ezt tényleg nem találtam meg, szóval velem van a baj. Meg tudnád mondani, milyen kulcsszóra sikerült ezt meglelned?
A másik, hogy én azért kezdtem el a Verilogot, mert azt mondták, az a könnyebb. Ellenben nyitott vagyok másra is, így ha esetleg meg tudod mondani, honnan tanultad meg a VHDL-t, azt is megköszönném.
Például ennyit kell beírni a Google-ba:
Idézet: „verilog pdf” Majd szűkíted a keresést azzal, hogy rákattintasz a Magyar nyelvű oldalak lehetőségre. Így már a 3, 4, 5-ödik találatként ennek az anyagnak néhány fejezete lesz letölthető. Annyit célszerű megjegyezni mindenképp, hogy jófajta leírások általában kétféle formátumban kerülnek ki az internetre: pdf vagy ppt fájltípusként. Tehát ezeket szokás beírni egyik kulcsszóként. Utána, ahogy fentebb is történt, lehet szűkíteni még nyelvre is akár.
Szia!
"Verilog magyarul" kb 3.-4. találat. Én azért a VHDL-t tanultam, mert amely projectek érdekesek voltak számomra, azt többnyire VHDL-en irták. Én úgy tanultam (mivel nem tanitották még 82-ben) hogy mások forrásást néztem meg, hogy hogy csinálják. Plusz a neten van elég sok lap ahol ezt a nyelvet részletezik. A verilog nem olyan szószátyár mint s VHDL és állítólag bonyolultabb projekteknél érezhető az előnye. De én már a VHDL-nél maradok. Amire nekem kell arra bőven megfelel. Üdv. Zoli
hello!
Olyan kérésem lenne, hogy valaki tudna-e nekem egy 4 vagy 8 csatornás, 16 bites, jelgenerátor VHDL programjának és szimulációs programjának elkészítésében? Válaszokat előre is köszönöm.
FPGA és CPLD elnevezésű integrált áramkörök programozására használják ezt a program nyelvet és nekem szükségem lenne a fenti feladat megoldására. Úgyhogy szerintem valamelyest van köze az elektronikához.
Tehát ha valaki tud segíteni legyen szíves írjon!
Azt mi is tudjuk, hogy mi a VHDL, de ettől még ebben a topicban is érdeklődhettél volna.
CPLD, FPGA - Miértek, hogyanok...
Hali!
Bővebben ? Milyen jeleket kell generálni ? Frkvencia tartomány ? Hullámforma ? Jelszint ? Üdv. Zoli Bocs, ez (#839343) tibimate87 -nak akart menni.
Nekem ennyit adtak meg, hogy 4 vagy 8 csatornás jelgenerátor (pl. 16bit szélességű), azóta a tanárt se láttam, hogy beszéljek vele.
A hullámforma az tuti, hogy négyszögjel! Azt gondolom a többi kérdésben szabad kezet kaptam. Érdekes tantárgy lenne, ha tanítottak volna valamit! Nagyon megköszönném ha tudnál segíteni!
Használt már valaki közületek ALTERA CPLDt?
Kaptam pár EPM3064ATC100-at a spartan 3s1000-ek mellé
Szia!
A négyszögjel frekvenciáját vagy a kitöltési tényezőjét kell változtatni? Esetleg mindkettőt? Üdv: Bálint |
Bejelentkezés
Hirdetés |
