Fórum témák
» Több friss téma |
Köszi a válaszod. Én is úgy látom hogy felesleges a Cpot2-4, de mégis alkalmazzák még gyári megoldásoknál is. (ellenség megtévesztése)
 A másik két Cpoti-val nincs gond könnyen beállítható.
Amit Masterfoxx-nak csatoltál kapcsolást, abban biztos hogy az R8,R9 értékét így akartad?
Egyébként régebben én is UA733 (NE592) IC-s kapcsolásban gondolkodtam és még lehet hogy fel is fogom használni azt a 4db-ot, amit vettem. Nemrég találtam egy kapcsolást. Rá is szántam vagy 20percet hogy megértsem az erősítés beállító részét, aztán feladtam.
Szia BBATKA
Valóban. Az eredeti kapcsolást megpróbáltam pdf-ben feltenni, de nem ment az átvitele. Ha a Hobbielektronika fórum keresőjébe beírod a TV MINISCOPE-3-at ott megtalálod az eredeti kapcsolást pontosabban a gépkönyvet. Sajnos a rajzok nagyon gyenge minőségüek, de az osztó értékeit majd később leírom. Ami az NE592 beállítását illeti, most fejeztem be a komplett szerelését a 100 mV-os fokozatnak, lehet hogy még ma bemérem és akkor közkincsé teszem a beállítását. Rendkívüli előnye ai IC-nek, hogy közvetlenül csatlakoztatható az AD differenciál bemenetéhez. Azonkívül, hogy egy pontosabban kettő helipottal állithatod a munkapontokat és az erősítést. udv. jano36
Ami a feleslegesnek itélt kondenzátorokat illeti a tervező ezekkel a kondenzátorokkal állította be az adott kapcsoláshoz a szokásos ~40 pf-os bemeneti kapacitást, hogy illeszkedjen a szabványos osztós mérővezetékhez. Amit veled ellentétben részemről nem szeretek. Sokkal egyszerübb egy jó végkiképzésű árnyékolt. Egyébként is az említett szkóp 100 V-os bemenete feleslegessé teszi. Mára ennyi. üdv.
Nagyon kivácsi vagyok hogy hogyan muzsikál az NE592. Főleg a zajfeszültsége miatt aggódtam. Várom a mérési eredményeid.
Szia BBATKA mellékelten küldöm a megépített panelom
kapcsolási rajzát. Hibátlanul működik. A P1 potencióméterrel beállítottam a 733-as differenciál feszültségét 1V-ra így minden gond nélkül közvetlenül csatlakoztathatom az ADS830 bemeneteire. Mindezen ellenére azt a kapcsolást fogom megépíteni, amin 20 percig gondolkodtál. Indoka, hogy a T1 offset kiegyenlítését a T2-vel sokkal jobban kiegyenlíti, mint az általam alkalmazott kapcsolás. Amit nem értettél; az erősítés szabályozást a P4 végzi, a P1 a nulla pont eltolását. üdv. jano36
Részletesebben megnézve nem a P4, hanem a P3 végzi az alap erősítés beállítását, Az RE 2 meghúzatásával a P4 a P3-al párhuzamosan kapcsolódik és az alap erősítés 2.5:1 arányban megnövekszik
Ma elkészültem 2db. A/D panellel.
Sziasztok ! Az eOscope 1.2 -vel volna problémám . -a következő nem programoztam még Xilinx ic-t . Letöltöttem a Xilinx -ISE 10.1 Programot ,de nem tudom hogyan kell használni ,-a forráskódot megnyitottam a programozó felületen de innen nem tudom . Ha valaki tudna ebben segíteni akkor megköszönöm .Mellékelek egy képet ,hogy mi is az ábra .
Szia!
Neked már van hozzá programozód? Melyiket építetteed meg? Tedd fel a kapcsolási rajzát! Nekem van pár rajzom Xilinx programozóból, de nem tudom, hogy melyik a jó... mert 2-t is ajánl a honlapjuk. Hogy állsz amúgy a dolgokkal? Én még bbatkának az előfokára várok, hogy teljesen jó legyen neki, mert akkor én is megépítem, de legutóbb még gondok voltak vele. Tényleg bbatka, ha van vmi újdonság/fejlemény akkor mindenképpen írj fórumba!!! Nah mindenkinek üdvözlet! 
Helló ! Most még dolgozom így nem tudok felrakni képet ,a digitális részét megépítettem már és hozzá csatisztam az LCD-t ,de megakadtam a Xilinx felprogramozásában . Tudtam szerezni IDT7201LA25TP FIFO-t ,ígaz ez DIP tokos de modosítottam a panelt .Ha otthon leszek majd rakok fel képet.
Sziasztok. Sokat tesztelgettem az analóg panelt. A második is elkészült. Kicsit az osztója (1:10) különbözik az elsőjétől, de egyébként stabilan üzemel. Aztán a kapcsolásnak észrevettem egy hibáját. Az R6 és R11 párhuzamosan kapcsolódik és velük sorosan R5 => a bemeneti ellenállás nem 1Mohm lesz. Ugyanez érvényes R8,R9,R10 és R11-re. (412159 hozzászólásban lévő kapcsolás)
Ennek ellenére és annak ellenére hogy négyszögjellel nem tökéletes az átvitel megtartom ezt az analóg panelt. Nem bízok annyira abban a szkópban, amivel a mérést végeztem hogy az alapján elvessem a kapcsolást. Majd a végleges kapcsolásban kiderül hogy szerepel. Egyébként a Control panellel küzdök 1 hónapja, már amikor éppen volt időm rá. A dsPIC 0,4mm lábtávolságú így már érthető. Csak egy panel kötött ki maratás miatt a kukában. Épp egy kontakt ellenőrző kapcsolást építek mert a multiméterével nem szeretném tönkre tenni a dsPIC-et. A Control panel kapcsolását csatolom. Ha hibát találtok rajta kérlek szóljatok.
A CPLD beégetését az IMPACT nevű beépülő programmal tudod elvégezni ha van hozzá való project fájlod. Na én nem így szoktam hanem az ISE-n keresztül létrehozom a project fájlt, megírom a VHDL forrást, definiálom a CPLD lábkiosztását.
Rákattintok kétszeresen az "implement design"-ra és így lefordul a forrás. Utána kétszeres kattintás "configure target device" és ekkor felugrik az IMPACT. Féléve csináltam utoljára, remélem jól emlékszek rá. Ha jól emlékszem a CPLD-nek égetéshez tápfeszültség alatt kell lennie. Viszont a kvarcot le kell választani róla. A CPLD "szűz" égetése nem biztos hogy elsőre menni fog, nekem is sokadikra sikerült gyári égetővel is. Utána már minden beégetés könnyedén megy.
Még néhány fájl.
Helló! Megpróbáltam amit írtál ,de nem tudom hol a gond ,mert szerintem nem tudom lefordítani a progit ,küldök képet .
Nem találja a pnfprojectet. A probléma szerintem hogy ékezeteket használsz az elérési útvonalban és lehetőleg a gyökér alá tedd.
Helló ! Valamelyest meghaladtam a programmmal ,de az "eredeti"netről leszedett programban sok hiba van . Tudnál ezen hibákra orvoslatot ?
Sajnos én ehhez kevés vagyok. Javaslom hogy a hibakódból keresd vissza a hiba okát. Úgy emlékszem a hiba visszajelzésre kell kattintani.
Tele van a forrás üres karakterekkel, ezeket töröld ki. Valahol elcsúszott a forrás.
Nem találtál "IPF" kiterjesztésű fájlt? Ezt az IMPACT-ba be tudnád tölteni és nem kellene fordítani a forrást.
Hali!
Modositottal az eredeti forrasszovegen? Mert szerintem a := (egybe irva) az nem ugyanaz, mint a : =. Szoval ne legyenek ott space-ek, ahol nem kellenek. En egyszer leszedtem az eOscope forrasat, es abban bizony szepen egybe vannak irva. De mindjart leszintetizalom, hogy tenyleg jo-e benne minden. Udv, Andor
Szia ! Nem nyultam bele az eredeti programba ,betöltöttem 1:1-be ,de a megjegyzéseknél is mindenhol szótag volt azokat már javítottam ,és kinyomtatva az eredeti forráskódot ott is szóközök voltak .
Kiprobaltam (mert nem ismerem a vhdl-t, en verilogban dolgozom), es tuti, hogy az a baja, amit mondtam. Honnan toltotted le a forrast?
Kijavítottam a hibákat ,de egy sor még mindíg hibás ,köszönöm a gyors reagálást neked és bbatkának.
Most latom, hogy bbatka is pont ezt mondja, csak elottem 24 perccel.
Letöltöttem a fájt rar -ba ,kicsomagoltam és beilesztettem a VHDL-t a Projectbe .
Nincs definiálva az out_cnt. Ezt a VHDL elején kell keresni. Gyanítom kitöröltél egy olyan space-t amit nem kellet volna. Még mindig tele van a forrás space-kel. Miért vannak a pontos vessző előtti '0' és '1' -sek előtt akkora space-k?
Nem tudom ,miért van így a progi ,melékelem a megnyitást Protel alatt ,ott is így nyitja meg
|
Bejelentkezés
Hirdetés |
