Fórum témák
» Több friss téma |
Fórum » CPLD, FPGA - Miértek, hogyanok
Szia!
Koszi szepen. Igazabol egy frekimeron gondolkodom. 0.1sec idoalappal akartam,de a nagyobb pontossag erdekeben 1 sec alappal fogom csinalni.Bar igy lassubb lesz a frissites... Orakvarccal kepzeltem el az 1seces idoalapot.Mennyi kulso elemre lenne ehhez szukseg a kvarcon kivul?
huh, varj, akkor nem cpld-vel akarod csinalni?
Egyebkent hasznalhatsz barmilyen kvarcot (CPLD-hez, mert az elobbi modszerrel barmilyen idoalapot letre tudsz hozni, bar egy jobb oszcillator IC-vel lehet jobban jarnal, az pontosabb, csak picit dragabb), de ha CPLD nelkul szeretned, akkor tetu sok szamlalo kellene, plussz logikai kapuk (bar lehet hogy van valami spec IC erre a celra) ------------- Frekimerot PIC-el vagy mas mikrovezzel sztem gyorsabban össze tudnál dobni, nezd at a Timer modulok es a CCP modulok hasznalatat... azt is egy jo pontos oszcival meghajtod, es kesz... LCD-t meg hasonlokat sokkal konnyebben tudnal hozza illeszteni
Nem fogalmaztam erthetoen,bocsi.
Szoval CPLDvel szeretnem csinalni. Az elkepzeles pofon egyszeru: 32768Hz kellene 32768 orakvarccal.Igy 15 bites szamlaloval kijonne a pontos 1 Hz. .Egy masik szamlalo szamolna az impulzusokat.(mondjuk 32 bites  Mikor az idoalap tulcsordul akkor kapuzna a bejovo jelet.Sztem CPLDvel ez nagyon pontos lenne igy.Az 1Hz eloallitasahoz szeretnem tudni hogy mennyi kulso elem kellene?(orakvarcon kivul). A kijelzes ugy tortenne hogy soroson lekuldenem egy MCUnak az adatot az meg intezne a kijelzest.(LCDre)
ja értelek... kvarcbol is erdemes oszcillatort epiteni, de azokhoz annyira meg nem ertek, vannak oszc alapkapcsolasok, keresgelni kell, vagy veszel egy oszc IC-t, az akar gyorsabb is lehet, de akkor nagyobb szamlalo kell, es akkor az adhatja a rendszer orajelet is, igy meg kesobb tudod boviteni...
Olyan 400 Ft koruli aron lehet oket kapni
valaki probalt mar itt UClinuxot portolni akarmelyik starter kitre?
Sziasztok!
Az alábbi problémával nem birkózom (helyesebben az ISE WebPack 9.1i nem birkózik vele), úgyhogy közzéteszem, hátha már valaki találkozott vele, s tudja a megoldást. Xilinx 9500-ba öntendő áramkör szimulációjánál a következő hibaüzenetet adja: WARNING:Simulator:273 - Default port map for entity SG to component SG connects OUT mode local port XLXN_102 of the component to INOUT mode port of the entity. Jelen esetben egy az SG-ben lévő alegység OUT portja van egyrészt egy az SG-ben lévő alapkapu bemenetére másrészt az SG egység egy OUT típusú portjára kötve. A szimulátor viszont azt hiszi, hogy mivel az SG portja egy kimenethez és egy bemenethez is hozzá van kötve, ezért INOUT típusúnak kellene lennie, nem OUT-nak. Hogy magyarázzam meg neki, hogy nem? Előre is köszönöm a segítségeteket! Pysta
nem vagy egyedül a problémával...most én is tök ugyanezzel küszködök... egyenlőre eredménytelenül... csináltam egy top modult a schematics editorral, amit egy darabig jol forditott le, majd egyszercsak hirtelen meggondolta magat, es meghulyult, raadasul olyan reszben talal hibat, amiben addig nem volt, es azon nem modositottam semmit... :-/
Sziasztok!
Letezik valami: egyszeru eszkozzel,konnyen programozhato -logika CPLD-n kivul? Nehany szamlalo+kapunak kellene. Vagy melyik az a CPLD emely meg nem futott ki,WebPack altal tamogatott es egy egyszerubb logika megvalosithato benne? Koszi.
PAL, GAL...
http://en.wikipedia.org/wiki/Programmable_Array_Logic Ezekben diodakat egethetsz ki (vagy mas modon), es ugy alakithatod ki a kapuk osszekotteteseit... elektrokonthaban meg lattam ilyet... keresd ki a tipus adatlapjat, de ezekhez is kell majd vmi ultraprimitiv egetot krealnod --- szerk: most olvasom, hogy szamlalo is kell, ezekben az nincs... XC9536 -ot támogatja még a webpack?
Igen.szamlalo is kell.
Idézet: „XC9536 -ot támogatja még a webpack?” Hat ez az hogy nem tudom.. (nem akartam nehany szamlalo meg kapuert egy 'nagy ' logikat hasznlani..)
hanyas webpack van fennt?
http://www.xilinx.com/ise/products/webpack_config.htm ezek szerint tamogatnia kellene....
Most /pill. nincs fent.Nem tudom.Megnezem holnap.
Sziasztok!
Egy kis segítség kellene az alábbi problémára: Webpackot használok, leszedtem a MODELSIM XE -t hogy tudjam teszteli amit írtam. Viszont a Modelsim nem akar menni. Telepítéskir rákérdez, hogy melyik verziót akarom, klikkelek a demóra, felmegy. De induláskor liceselési problémát mond. Ha teljes verziót teszem fel és krekkelem, akkor megy, de ha webpackpól indítom el, úgy, hogy csinálok testbanch -ot neki, és ráengedelm, látszólag elindul, de alúra kiíjra hogy VHDL licensel baj van: # vsim -lib work -t 1ps modul # The checkout of feature xe-vhdl has been disallowed. Failure 83. # ** Error: Failure to obtain a VHDL simulation license. # Error loading design ___________________________ -Webpack 9.2 es van fent -Modelsimből több verziót is kipróbáltam, SE től XE ig 6.0a tól 6.2 ig Aki tudja, hogy tudnám megoldani a problémát kérem segítsen, jól jönne ez a szimulátor! Előre is Köszi! Mogus
ha az ingyenes változatot akarod használni, akkor licenset kell kérned a xilinxtől... ez ingyenes
beregisztrálsz a xilinx.com -on telepited az ingyenes változattal utánna megkeresed a start menüben a mappáját és lesz egy olyan gomb, hogy "submit license request"... ha nem lenne jó a link, akkor kattints a parancsikonra jobb gombbal, másold ki azt a webcímet ami benne van és nyisd meg egy böngészőben... ott majd be kell jelentkezned a xilinx oldalra, és kapod emailben a license.dat fájlt. ezt pedig szintén a start menüből a "licensing wizard"-al megkeresed, és ennyi. ez után működnie kell
Kösz a tippet. próbálom. Egyébként mennyiben más az ingyenes mint amelyik nem? Mennyivel tud többet? Vannak megkötések ahz ingyenesben?
10000 sorig lehet vele debuggolni gyorsan, utánna picit belassul, de minden megy ugyanúgy...
(de fennt van ez is a FAQ-ban a xilinx honlapon az ISE résznél) meg egyszerre csak verilog vagy vhdl-el telepitheted fel... bár ez szerintem nem akkora probléma, meg talán ez a teljesnél is így van, hogy külön kell megvenni mindkettőt...
aki már nagyon vágja ezeket a dolgokat attól kérdezem, hogy hogyan lehet a legegyszerűbben és átláthatóan pipeline struktúrát létrehozni verilogban. ( az elviekkel tisztában vagyok, inkább egy elegáns megoldás érdekel)
egy minimális cpu-t tervezgetek, és érdekel hogy hogyan lehetne felgyorsítani a működését. kezdetben elég lenne egy olyan minta, ami figyelmen kívül hagyja az elágazásokat és csak 1 szálon gyorsít (mintha nem is cpu lenne, hanem csak egy szimpla dsp rutin) utánna meg majd elbonyolítom (az már úgyis megy  )--- pl legyen 3 összeadás (vagy akármi) egymás után, és ezt hogyan lehetne így szervezni?
előbbi kérdés tárgytalan, viszont még egy lenne:
csinált már valaki USB jtag letöltőt xilinx cuccokhoz? a Platform cable USB iszonyú drága
A 3e starer kittel az a bajom, hogy túl kevés block ram fér bele, ezért gondoltam át lehetne forrasztani, és beletenni egy 1600-asat az 500-as helyett...
FG320-as BGA tokban van, azt szerintetek ki lehet forrasztani, és be lehet tuszkolni a másikat a helyére? (persze nem hobbi eszközökkel, inkább az érdekelne, hogy mi kell hozzá...) --- http://direct.xilinx.com/bvdocs/publications/ds312.pdf az adatlap szerint ugyanilyen tokozással kapható mindkettő, és valószínűleg a lábkiosztása is megegyezik...
pontosítok 1200-as lenne a helyébe, mert az 1600-hoz kellene nagyobb ( 8 Megabites) platform flash...
Szia !
Az elektrós listán a BGA beültetéshez az ALBACOMP-ot emlegették már többször is. Úgy emlékszem, hogy a 0.8-asra rázták a fejük. Ez, ha jól látom 1 mm-es, meg kell őket kérdezni. De, meg lehetne egy mobil telós szervizt is kérdezni, ott is cserélnek néha BGA-t ha jól rémlik. De a lábakat ellenőrizni kell, hogy hova vannak bekötve a panelon, mert van 500-nál NC láb, ami az 1200-nál IO és az IO-IP eltérések is vannak azért. Az adatlapban szürkével ki vannak emelve az eltérések. Ezeket le kell zongorázni, hogy nem e okoznak gondot. De én is kérdeznék. Melyik ISE-t használod ? mert én már kipróbáltam a 6.3-ast, 7.1-est, 9.1-est, 9.2-est. A 6.3 nem tölt le jól, visszaolvasásánál 1500-4000 hibát ir ki, nem is müködik jól. A 9.1 úgyszintén, a 9.2 "Programming terminated. DONE did not go high"-nál tovább nem jutok. Ez 9.1 SP3 után is jelentkezett. Most a 7.1-el tudom letölteni hibátlanul, de ez is jelzett 1-2-szer hibát visszaolvasásánál. A kábel, Digilent JTAG3, másik ugyanilyen kábellel is próbáltam azt a XC2XL-hez adták, nem változik. A 8.2-t még nem próbáltam, mert tele a t.k.m a sok giga le, fel tolásásva. Ja, Spartan3 200-as, ami nekem van a starter kit-en. Köszi Üdv. Zoli
Hello!
Köszi szépen! ---- Én 8.2-est használok + összes legfrissebb service pack/IP update feltéve (kivéve a virtexes SP-k, mert az még számomra álom, hogy virtex legyen az 1 méteres környezetmben :p) A 8.1 nekem nem tetszett (az előtti verziót nem próbáltam), a 9.x-eket meg még nem esett jól letölteni... bár a memory interface generator miatt jó lenne, de már sikerül áthidalni a DDR-SDRAM kezeléssel kapcsolatos gondokat, mert az OpenCore.org -os jó hozzá... 8.2 letölti szépen, bár nekem is vannak gondok vele... azt szokta csinálni, hogy amikor elöször bedugom a programozót (bekapcsolom a starter kitet, mert beépített rajta az USB JTAG), akkor a JTAG lánc inicializálásnál talál több ezer UNKOWN device-ot, és nem is akarja abbahagyni a keresést... ilyenkor fogom a feladatkezelőt, kézzel lelövöm az _impact.exe -t, kibekapcs programozó, utánna már működik rendesen... de néha random módon nem hajlandó felismerni semmit... még nem sikerült rájönnöm, hogy konkrétan mi okozhatja...
meg várj, egy kérdés:
a párhuzamos portos JTAG kábeled az ugye nem egy USB-párhuzamos átalakítón van rajta? mert akkor valószínüleg az a gond... a visszaolvasás még nekem sem működött, meg a webet böngészve láttam, hogy elég sok embernek meggyűlt már vele a baja...
Szia!
Meg lett a hiba oka. Én bénáztam, a pflash-t le kellett tiltanom a jumper lehúzásával. Pedig elolvastam a board manualját, sehol nem irták, hogy JTAG-os programozásnál tiltani kell a flasht. Az impact üzenete is félre informált progizás előtt, hogy átálitja a CCLK-ról a StartupClock-ot JTAG-ra. Na meg a progizás eredményei se voltak azonosak a különbözö verziók kipróbálása közben. Volt ahol 1500-4500 hibát jelzett a visszaolvasásánál, a 7.1 nél jó volt, a 9.2 nél vissza se tutdtam ellenőrizni, mert a programozás végén a DONE did not go high-al fejezte be. Meg én is úgy gondoltam, ha a StartupClock a JTAG-on van, akkor már nem szórakozik a pflash-el. Szóval, nem értem az okát, de igy most hiba nélkül csinálja a dolgát. Jó kis szivatás volt . Üdv. Zoli
Implementált már valaki neuronhálót VHDL ben??
ha igen, akkor esetleg egy par infot kaphatnék a megvalsósitasról??
Hello!
Ez talán segíthet: http://www.seeingwithsound.com/thesis/scee2000_meijer.pdf http://www.seeingwithsound.com/thesis.htm amúgy alapjában véve, ha már megvan tervezve a neurális hálózat maga, onnantól kezdve nem annyira nagyon nehéz megírni hozzá a HDL kódot... összességében állni fog egy csomó összeadó/kivonó egységből, egy csomó szorzóból (ezen az egy helyen kell trükközni, mert valószínűleg nem lesz elég beépített szorzó egység, ezért valahogy szekvenciálisan kell majd megoldanos a szorozgatásokat, pl Block-ramok + számlálóval, vagy ahogyan kedved tartja...) Én magam még nem implementáltam, ellenben párszor már gondolkodtam rajta, hogy hogyan csinálnám...
amúgy javaslom ha van konkrét kérdésed, akkor tegyed fel a :
comp.arch.fpga comp.lang.vhdl comp.lang.verilog comp.arch.embedded csoportok valamelyikén... ott jobban tudnak segíteni
Sziasztok !
Mennyivel boynolultabb / egyszerubb egy mp3 decodert megvalositani cpld-vel mint mondjuk uC-n szoftveresen? Hol talalnek errol valami anyagot? |
Bejelentkezés
Hirdetés |
