Sziasztok!

Első 4 rétegű panelemet tervezem, ehhez szeretnék az elméleti részében segítséget kapni olyanoktól, akik otthon vannak a témában.
A 4 réteget HS egységek, SD kártya és egy USB 2.0 indokolják, a panel korábbi verzióján ezek nem kellő stabilitással működtek.

Első kérdésem a rétegek funkciójához kapcsolódik.
Egy standard rétegrend lenne a [1-signal 2-GND 3-power 4-signal] kialakítás.
Esetemben az #1-re tenném a HS-t, alatta a GND, ez ok.
A kérdés a #3/power. Ami cikkeket olvastam, ott teli fóliás layernek írják ezt is.
Esetemben van három különböző tápfesz és egy rakat egyéb kisebb sebességű signal amiket el kell valahol vigyek, ezért a layer 3-at [power lines + mixed signals] funkcióval gondoltam.
Jó ez így?

Szia

Az SD kártya és az USB2.0 nem indokolja a 4 réteget, nálam mindig hiba nélkül mentek 2 oldalas nyákon is (persze SD kártyánál nálam főleg alacsonyabb sebességek voltak, spi és sdio módban). A HS egység mit takar? De hogy a kérdéseidre is választ kapj:

[1-signal 2-GND 3-power 4-signal] Ezt én is mindig így csinálom ha 4 réteget tervezek.
A 3. rétegre viszont csak a power réteget tedd, az alacsony sebességű dolgokat inkább valamelyik signal rétegre tervezd, a power és GND rétegeket nem szerencsés feldarabolni, megszakítani. Minél kisebb az impedancia annál jobb. Ha nem fér rá és esetleg van rá pénz akkor inkább 6 réteg. Nem vagyok egy nagy többréteg guru de ha tudok segítek.

Jó lehet, de a stabilitás inkább a differenciális jel vezetésén, impedanciáján múlik, maga a 4 réteg nem oldja ezek hibáját, helytelen számítását.

Önmagában egy új design esetén valószínűleg el lehetne vinni 2 rétegen, de van pár paraméter amin nem tudok változtatni: zsúfolt a nyák, fix a csatlakozók elhelyezkedése, nagy távolságot tesznek meg a nyomvonalak, RF zajforrás van a nyákon, még egy folyamatos GND-t se tudok a signal vonalak alá tenni.

Kettőről hatra váltani hirtelen azt túlzásnak érezném, meg Te is azt mondod, hogy akár kettőn is elmehetne.
Vissza a power layerhez: mivel van eleve 3 tápfeszültségem, ez minimum 3 elszeparált csíkot jelent. Arra gondoltam, hogy mondjuk viszek rajta 3x10mm Vcc csíkot, meg pár kis sebességű IO-t, amiknek nagyjából mindegy. Az a kérdés, hogy ez szétveri-e az egésznek az integritását, vagy mindegy, megtehetem. Illetve, hogy mi a korrekt megoldás ilyenkor (4 rétegen).

niedziela: az USB differenciál, az SD szerintem külön single ended minden vonal. Az impedanciát nem tudom biztosítani két rétegen, mert 3mm szélességű nyomvonalak kellenének hozzá.

Összeállt, hogy miért nem jó megszaggatni a power plane-t sem.
Előbb-utóbb layert kell váltani a signal-nak, akkor pedig meg van szaggatva alatta a referencia layer és nincsen return path.
Most azt csinálom, hogy a kisebb jelentőségű tápokat elviszem a power layer szélén, a 3V3-ből meg csinálok egy összefüggő plane-t.
Köszönöm a segítséget, úgy látom kezd összeállni.
Ha megakadok még kérdezek, bár általában az eleje a legnehezebb.

Az eddigi designban az SD-t is hajtó processzor modul egy ferrite bead-en keresztül csatlakozott a 3V3-ra (táp lábakon természetesen kondik).
Teljesen nem tiszta számomra az oka, hogy a tápot védené a visszatérő digitális zajtól, vagy a processzort a tápon jövő ESD tüskéktől. Elsősorban az a kérdés, hogy ennek megtartása indokolt-e akkor is, ha a 3V3 egy zárt plane. Illetve az esetleges megtartása további kérdéseket vet fel, mivel a proc modulnak van kb. 200 lába, 5 ponton kap Vdd-t, szóval ebben az esetben gyakorlatilag szét kellene darabolni a 3V3 plane-t és a proc modul alá a fojtóval leválasztott 3V3-at kéne rakni.
Ez azonban további kérdések sorát hozná magával...
Legegyszerűbb lenne kivenni azt a fojtót ahogy van, de korrekt megoldás-e?

passziv al. szűrő nagyfrekis zajt szűr a tápon.
Ha az egész projectnek az a célja, hogy stabil legyen a cucc, ezt biztos nem hagynám ki.

Ennek a tervezése sosem volt egyszerű, sőt rosszabbat is ki lehet hozni végeredménynek, mint egy 2 oldalas panel esetében.

Jó ötlet a legnagyobb áramfelvételű tápot meghagyni a legvastagabbnak, ahogy én is csináltam a mellékelt képen. A kék a power layer, a kis sziget belül 1.2V a nagy a szélén 3.3V. 166MHz SDRAM, 400MHz Sharc DSP. Nem túl nagysebességűek, de 4 rétegen hibátlanul működnek ebben az elrendezésben. A ferritet teheted a power plane bemeneti oldalára is, nálam is ott van, bár ezek az eszközök nem zajos környezetben működnek.

Köszönöm a példát!
Arról a megoldásról mit gondolsz, hogy ahelyett, hogy feldarabolnám a 3V3 plane-t,
csinálok egy egységes 3V3 plane-t, ami a processzor modul alatt is elterül, viszont a processzor modul minden Vdd lábát külön ferrite bead-el kötném rá a 3V3-ra?
Gondolom a processzor modulba ebben az esetbe csak olyan szignál vihető be, aminek a referencia layere már a GND.

Másik kérdés: Az eredeti design-ban a processzor modul GND lábai is ferrite bead-eken keresztül voltak a GND-re kötve. Ránézésre én az mondanám, hogy ez tervezési hiba. Valóban az, vagy lehet olyan szempont ami ezt indokolhatja?

Az lenne a legjobb, ha egyben maradna a 3.3V, a többi tápon gondolom kisebb az áramfelvétel, azok lehetnek vékonyabbak is. Nem kell külön ferrit minden lábhoz, ott elég csak a hidegítő kondi, a kis értékűek a legközelebb, a nagyobbak távolabb a lábaktól, lehetőleg a CPU-val azonos layeren, a ferritet pedig a plane betáp oldalára tenném. Általában a GND a referencia layer, nem nagyon találkoztam még más megoldással, de mindent még nem szedtem szét (azért törekszem rá ) A GND-n a ferrit szerintem fölösleges, akár gondot is okozhat, mert a GND-re minél kisebb induktivitással és impedanciávla jó csatlakozni. Egyébként a processzor modul egy külön panel, vagy egy valamilyen tokozású CPU?

Közben dolgozok folyamatosan a panelen; egyben hagytam a 3V3-at, ezt részletezem még.
Úgy tűnik, hogy az eddigi kapcsolás nem biztos, hogy kellően átgondolt és jól felépített. Az eredeti feladatom az volt, hogy módosítsak kicsit a panelen. Közben kiderültek a problémák. A mostani feladat, hogy hozzam ki stabilra az egészet egy 4 rétegű nyákra.
A 3V3-on van pár IC és egy processzor kártya (ez tulajdonképpen egy minimál PC).

Eddig a táp úgy nézett ki, hogy a 3V3 táp IC kimenetén (természetesen a kondik után) volt egy ferrite bead (legyen FB1). A ferrit utáni feszültséget nevezzük 3V3-nak. Ezen nem változtattam, FB1-et meghagytam. FB1-en keresztül kap feszt a 3V3 plane.
A korábbi verzióban a félvezetők direktben megkapták ezt a 3V3-at, az MCU kártya pedig egy második ferriten (FB2) keresztül kapta ugyanezt a feszt. Magyarul az MCU kártya tápja még egy ferrittel el volt választva a 3V3-tól és az azon lévő lévő félvezetőktől.
Péntek reggeli kérdésem - ami ennyire nem volt kifejtve - , ennek a második ferritnek a megszüntetésére vonatkozott.
Az MCU kártyának 5 darab Vdd lába van. Ezek egymástól relatív távol vannak és alattuk az egységes 3V3 plane van.
Két lehetőséget látok
a) megszüntetem FB2-t és az MCU kártya közös tápról megy a többi félvezetővel
b) a második ferrit helyett az MCU kártya minden Vdd lábára teszek egy ferritet és azzal kötöm a 3V3-ra (persze minden lábán kondi is van. Ahogy írtad, kicsi közel, nagyobb távolabb)

Remélem követhető volt valamennyire...

A GND-ről már levettem a ferriteket. Én is erre jutottam, gyakorlatilag az összes signal return current-et megfogja nagyfrekvencián. De úgy voltam vele inkább megkérdezem ezt is.

Ebből a doksiból tanultam sokat, szerintem elég jól össze vannak szedve benne az alapelvek:
high speed layout design guide
A 27-28. oldal foglalkozik a referencia layer kérdésével. Lehet, hogy neked nem mond újat, nekem pár napja még újdonság volt az egész.

Így már teljesen magam elé képzeltem a projektet. FB1 teljesen jó, én talán FB2-t is meghagynám, hogy az MCU kártya ne szórjon vissza a tápnak és a többi alkatrésznek. Az 5db VDD láb simán párhuzamosítható, alatta összefüggő 3V3 plane-el, valószínüleg az áramfelvétel miatt nem csak egy lábon kap tápot a kártya, persze a lábankénti hidegítés maradjon. Jó kis leírás, konkrétan ezt még nem olvastam, de egy hasonlót tanulmányoztam amikor elkerülhetetlenné vált a többréteg használata.

Ez az a megoldás amit nem szeretnék, a következő okok miatt: A layerek fentről lefele signal1/top, GND, power, signal2/bottom.
A processzor modul alól a HS vonalak egy része bottom layeren kell kijöjjön, mert csak úgy van hely. Ha nem értem félre a doksit amit csatoltam, akkor a bottom layeren futó signal referenciája a fenti rétegrend szerint a power layer lesz. Viszont ha a power layeren a 3V3 fel van darabolva, akkor nem biztosított a processzor alól kijövő signalhoz tartozó return current útja. Pontosabban, egy stitching capacitor kellene a két 3V3 plane közé, ott ahol a signal átlép az egyikről a másikra. De akkor meg minek választottam szét őket egy filterrel, ha összekötöm egy kapacitással...
Szóval még mindig az a legelfogadhatóbb számomra, hogy egységes 3V3 plane, amire az 5 db Vdd lábat egy-egy ferrite bead-en keresztül kötöm. Ahol pedig visszahozom a signal a top layerre, ott teszek egy kapacitást a power és a GND layer közé.
Jó ez így, vagy hiba van az elképzelésemben?

A blind/buried via ami nem megy át minden rétegen, hanem mondjuk a signal1-et köti össze a GND-vel az extrának számít a gyártás során?
Meglepve tapasztaltam, hogy a JLCPCB visszadobta a gyártást, hogy ezt a technológiát nem támogatják

A blind/buried via technológia nem kezelhető, ha a panel rétegeit egyszerre (egymásra fektetve) fúrják.

Igen, ez logikus, csak arra voltam kíváncsi, hogy a gyártóknál ez mennyire extra.
De közben az árakból megkaptam a választ: 5x .. 10x szorzó az árban
Megvolt a tanulópénz; bele kell tegyek plusz 1-2 órát és megszüntetem a blind viákat.

Valaki meg tudja mondani, hogy milyen nyomvonal vastagsággal kell tervezzek, hogy közelítőleg a rajz szerinti nyomvonal legyen a gyártás után?
Fent 5.2 mil, lent 6.0 mil.

Nyilván a lenti, az az 6mil-el...

Úgy látom ez egy összetettebb kérdés.
Az előző képen látható profil az alámarásból és a galvanizálásból adódik össze.
Több technológiai információ szükséges a kérdés megválaszolásához.

Nem kell ezt túlmisztifikálni!!! Azt gondolod, az alámarásból adódó 1-2% eltérésnek bármi jelentősége lenne az impedanciákat illetően?! Ott több % hivatalos tolerancia van mindig a szabványban is, a realizálásokról nem is beszélve...sokan azt sem tudják mifán terem az impedancia illesztés, mégis működik legtöbbször a kommunikáció. Ezzel persze véletlenül sem azt mondtam, hogy nem kell illeszteni, csak annyit, hogy nem kell lovagolni pár % pontatlanságon, eredjen az bármiből is...

Egyrészről igazad van.
Bár amíg a számokat nem látunk, addig óvatosan dobálóznék azzal, hogy 1-2 százalék.
Ha egy 4-6 mil szélességű nyomvonalnak 45 fokban alámarnak mindkét oldalán, az jelentős százalékát elveszíti a keresztmetszetének. Nyilván ezt kompenzálja a galvanikus ónozás, de vajon mennyivel? És persze, nem ns környéki felfutási időket kell elvinnie annak amit tervezek, úgyhogy működni fog.


A másik fele viszont az, hogy szeretek tisztában lenni az elméleti, a technológiai és a gyakorlati szempontokkal teljes mértékben. Utána pedig ezek ismeretében fogom én is elhanyagolni az említett 1-2 százalékot.