Fórum témák
» Több friss téma |
Fórum » CPLD, FPGA - Miértek, hogyanok
Megcsináltam életem első cpld-s programját.
Semmi extra csak a CPLD strater kitten a gombot és ledet egy inverterrel össze kötőttem. Kapcsirajz módban csináltam. Az a bajom, hogy ha lerakok egy sima OBUF és IBUF kaput és direktbe összekötőm öket akkor a be és kimenet közőtt a jel invertálódik. Pedig ezek sima bufferek és nincs más a hálóztaban. Megnézetm a kapu adatlapját és ott sem találtam semmit az invertálásról. Ez miért van így?  Üdv tomee.
Szia!
Mikor invertert használtál, hogy müködött ? Mi alapján vonod le azt a következtetés, hogy invertál ? Vizuális? Szkóp ? Multiméter ? Ha a gomb és led funkciójából, akkor nem lehet a bekötésük a probléma forrása ? Üdv Zoli
A megálapítás alapja az volt, hogy a port lábakra rámértem multiméterrel.
Nincs valami plusz beálítás amiben valamit be lehet állítani és akkor nem fog invertálni?
Röhejes (mármint a két buffer + 1 vezeték miatt), de a szimuláció mit mutat ? Nem rossz lábat mértél ?
Beállításról nem tudok, de még én is kezdő vagyok.
A ModelSim már fent van a gépen, de nem nagyon boldugolok a használatával. De rajta vagyok a dolgon.
Sziasztok!
Ma befejeztem pek fele (korabban belinkelt) CPLD egetot meg a probapanelt. A legujabb ISE WebPACK / IMPACT progival probaltam initializalni a letoltot,de sajna nem latja valamiert. Ezeket probaltam : Boundary scan Cable setup Initialize chain Azt nem ertem,hogy a CPLD-nek kell valaszolni JTAG-on,vagy siman a letolto kabelt latja a progi?Innen mar legalabb tudnam hogy hol keressem a hibat Soha semmi nem megy elsore   Tudom nehez igy tippet adni... Please :help:
Üdv!
Nekem a 8.akárhányas nem nagyon müködőtt. Helyette felraktam a CPLD Starter kit cd-ről a 7.1i-t és azzal simán megy. Ha a kábel CPLD-n is rajta van és minden kap tápot akkor az auto connect után kiirja, hogy a csatlakozás sikeres. Egyébként hibát dobál. Az impactban jobb gomb add xilinx device-al (*.jed) tudsz filét hozzáadni. Ekkor megjelenik a CPLD ikonja, majd az ikonra jobb gomb és program, arra is OK. Nem sokat foglalkoztam vele, de én még mindig azzal az invertálós dologgal küzdők. A gomb a GSR a Led pedig GCK2-n van. Valahol azt olvastam, hogy ezek a spéci lábak invertálnak. De már nem tudom, hogy hol. :nemtudom:
a frissiteseket feltetted a 8.akarhanyashoz?
csakmert voltak benne hasonlo hibak
Nem raktam fel.
De majd megnézem azokat is.
Szia!
Autoconect is volt probalva.Tap mindenutt ok.JTAG ok,rajta van a CPLD-n. Letezne hogy a 8WP ennyire hasznalhatatlan? Ma ujra probalkozom,csinalok egy sima letoltokabelt IC nelkul,hatha...
Nekem minden esetre nem ment az új WP-vel.
Én a 7.1 WP-t ajánlom. Igaz, hogy néha olyat fagy a gép, hogy csak a reset segít kiolvaszatni, de ez van. (egyébként semmilyen más alkalmazásnál nem tapasztaltam ezt a fagyást => a gépem biztos, hogy jó csak a WP a gagyi.) Úgyan azt a progit (konfig és pin modosításokkal) beégettem egy XC2C256-ba és minden normálisan, mindenféle hiba, bug nélkül mükődik. Az XC9572XL-ben pedig valami zavar támadt és nem volt hajlandó normálisan menni. - Nem tudom, hogy mi baja. :nemtudom:
en most 8.1WP-t hasznalok minden sp-t felrakva nekem megy rendesen (igaz spartan3e-vel), de ugy emlexem, hogy vagy ennel, vagy a 8.2-nel az impact nem akarta feltolteni a platform flashbe a configot, de a boundary scan az mukodott, mindket esetben... nezz at megegyszer mindent, meg less meg par demokapcsolast hozza, az adatlapokban tuti vannak.
Ma csinaltam egy egyszeru JTAG letoltokabelt IC nelkul,azt sem latja
 Az LPT -tol a CPLD-ig mindent leellenoriztem,hogy megvane a JTAG kapcsolat,ugytunik az aramkor ok. Ahogy csinaltam eddig: New project ...bla bla.. SOurces/Implement Design:Rerun All -->itt mindent megcsinal,hiba nincs. User Constraints/Assign Package Pins : PACE: itt a Loc -hoz irtam a labakat igy: P43,P44,P5,stb..: Save : Synplify VHDL / Exemplar default ): OKTovabba: Generate Programing file/Configure Device(iMPACT):Run : Boundary-Scan(JTAG)--> CAn not find cable,... Namost itt probaltam hozzaadni az eszkozt: Add Xilinx Device(jed file kivalasztas) --> EXCEPTION:iMPACT:AddrReader.c:96:1.14 - File does not exist. : OK ERROR:iMPACT:530 - Unknown JEDEC file! OK FATAL_ERROR:...OK ,es kilepik. ??? 
Sziasztok!
Engem is marhán érdekel a téma, ugyhogy csatlakozom, ha nem bánjátok. Ti már úgy is többet tudtok mint én. Pár kérdésem lenne, mivel pénzem nincs fölös, hogy vegyek kit-et, viszont van 2 cpld-m(xc95108) meg egy Cool runner II -ön (2xc256). Utobbit akarom használni, a legvégső célom, hogy SDRAMOT kezeljen. De elöbb a tervezésnél mire ügyeljek? Az IO-kat hogy csoportosítsam? pl ha kell egy 16bites adatvonal, akkor tök mind1 melyik lábra teszem? lehet össze vissza is? Makrocellák mit befolyásolnak? És a funkció blokkok? Ha a cool runnert 200Mhz -en akarom járatni, hogy adjam neki az órajelet, gondolom ide más megoldás kell, nem mezei quatrz. Szerintem ezek olyan kérdések, amiket jó tisztázni mielött hozzáfogna az ember valaminek a megvalósításához. Remélem valaki ezekre tud választ adni, na meg persze az is érdekelne, hogy hova FPGA hova CPLD. Mi határozza ezt meg? Miben mások? Előnyök? Remélem nem kérdeztem nagy ostobaságokat. Üdv..
Szia !
Húú, most kapcsolok, én is kínlódtam az iMPACT-al hasonló hibával. Nem ilyet ir ki ? : Connecting to cable (Parallel Port - LPT1). Checking cable driver. Driver windrvr6.sys version = 6.2.2.2. LPT base address = 0B78h. ECP base address = 0F78h. Cable connection failed. Connecting to cable (Parallel Port - LPT2). Az a 0B78h nem volt jó. Ezt kellett beállítanom: SET XIL_IMPACT_ENV_LPT_BASE_ADDRESS=378 Ahol találtam a megoldást: http://www.xilinx.com/xlnx/xil_ans_display.jsp?iLanguageID=1&iCount...=15742 Üdv . Zoli
Hello
http://www.xilinx.com/bvdocs/appnotes/xapp394.pdf Itt van egy appnote hogy cr2-vel hogy kell sdramot kezelni. Mindegy, hogy hogyan vezeted ki, ahogy kenyelmesebben/jobban meg tudod megtervezni a nyak-ot hozza... FPGA/CPLD: mit szeretnél velük kezdeni? milyen projecthez kellene...
Köszi a helpet!
FPGA/CPLD csak úgy álltalánosságban érdekel, hova mit szokás tenni. Mi az ami megszabja, hogy ide FPGA ide pedig CPLD kell. Van egy 250MSPS es AD-m, a mért adatokat akarom SD be írni. Utánna USB-n be a PC re, és a PC dolgozza fel. Ami problémás számomra: SDRAM clk előállítása (144MHz) A másik, hogy amire bepakolom a kellő anyagot a ramba, (vége a mérésnek) nem biztos h van annyi idő hogy USB-n szépen beküldözgessem, mert asszem 65mS ig őrzi meg tartalmát az SD, tehát többször frissítenem is kellen saját magával, nem? Azt is meg lehet oldani? Bele fér ez mind xc2c256 ba?
sztem ilyenhez jobb fpgat hasznalni, de proba cseresznye
 A webpackhoz ha felteszed a service packokat, meg az IP updatet, plussz a MIG (memory interface generatort), az elvegzi helyettedd a piszkos melo nagyobb reszet...
Na itt a kutya elásva
 :eek2: Miéer jobb ide az FPGA? Köszi a többi tippet.
az fpga-s dolgot inkabb visszavonom...
az csak ugy jott reflexbol igy elsore az orajelkezeles miatt mondtam volna az fpgat, de most nezegetem a cr2 adatlapjat, es vegulis ebben is van sokminden
Kicsit megilyesztettél mert vagy 1óra volt mire protellbe berajzoltam a cool runnert.
Ja ez elég nagynak tűnik és árban is elfogadható. VHDL -t nézegettem, programozás közben, bármilyen lábat használhatok bármire? Az adatlapban a makrocellák és funkicó blokkok mellé oda volt írva melyik láb hova tartozik. Ennek mi a szerepe? Hol kell erre figyelnem VHDL írása közben? Azt is megtehetem, hogy nem kinevezett lábat használok CLK -nak? Egyébként van még egy két kitüntetett szerepű láb JTAG VCC(core, IO) GND -n kívül, ezek mire valók? Pl Global Output Enable, Global Clock,Global set reset, Clock Divide Reset, Data Gate. Ezek tulajdonképpen IO-k is, szóval mi dönti el, hogy kitüntetett szerepű vagy mezei IO lesz a futás közben?
Kezdem kapisgálni mi a különbség CPLD és FPGA közt, javíts ki ha tévedek:
CPLD Adot fix számú makrocella, amiken belűl hozhatok létre logikákat és a makrocellákat kapcsolhatom össze. FPGA: Adott fix kapu szám, amiket rugalmasan használhatok fel, hozhatok létre blokkokat(ami a CPLD nél fix), és az FPGA melett szól, hogy SRAM alap míg a CPLD eprom ill eeprom.
na irtam fel oldalt, de eluszott
igen, jol mondod. megegyszer nem irom le, ha nem gond, inkabb kuldom a pdfeket, amikbol kikupahatod magad... http://direct.xilinx.com/bvdocs/publications/ds315-1.pdf http://www.xilinx.co.jp/products/cpldsolutions/module/tech.pdf en pl ennek a datasheetje alapjan irtam amit irtam... http://direct.xilinx.com/bvdocs/publications/ds310.pdf
Köszi szépen a doksikat, egymás után szedegetem.. Mára már elteszem magam, de holnap belenézek.
Hi ismét!
Elolvastam az adatlapokat. Amiket kiszedtem belőle: XC2C256 az 16 funció blokkottartalmaz. Egy funkció blokk 16Makrocellából áll, Tehát 256Makrocellás. A funcióblokkok szabadon összeköthetők, azonban a makrocellák csak funkcióblokkon belűl. Egy makrocella kimenete egy IO. Tehát maximálisan egy funcióblokknak 16 IO-ja lehetne, persze ennyi nem lesz, mert nincs minden makrocella kivezetve. Ezek alapján úgy gondolom célszerű lenne az IO-lábakat Funkcióblokkok szerint csoportosítani nem? Vagy rosszul értelmeztem és egy funcióblokk makrocellái is összekothetők egy másik funkcióblokk makrocelláival? Mert akkor tényleg tök mind1 hogyan csoportosítom az IO kat buszba. Az AIM felől van 40 üres szál, amik az összeköttetést létrehozzák. Ezekkel lehet megoldani a makrocella-makrolceaal összeköttetést?
Kipróbáltam Webpack ISE ben, csináltam egy egyszerű MPX-et, Assign Packet Pins -re katt és a lábakat bárhova letehettem. Ezek szerint tényleg tök mind1 mit hova teszek
Szia!
Hu de joooo ,egy lehetoseg hogy meg az iden beinduljon!  Koszi! Idézet: „Nem ilyet ir ki ? :” De de,autoconnect-nel a fentieket irja ki,cable setup-nal meg csak LPT1-et nezi... Idézet: „Az a 0B78h nem volt jó. Ezt kellett beállítanom: SET XIL_IMPACT_ENV_LPT_BASE_ADDRESS=378” Ok,de ezt hol allitottad at?
Start->Vezerlopult->Rendszer->Specialis->Kornyezeti valtozok
Es ott letrehozol egy XIL_IMPACT_ENV_LPT_BASE_ADDRESS es adsz neki 378 erteket |
Bejelentkezés
Hirdetés |
