Fórum témák
» Több friss téma |
Fórum » CPLD, FPGA - Miértek, hogyanok
Most latom hogy a spartan3e demoja is picoblaze -es.
Bővebben: Link Meg van Frequency Generator is. Bővebben: Link Nem tudom, lehet kapni spartan3 fpga-t? Ezt megepitenem panelra, foleg ha szinuszositani is lehetne..
Az elobbi linkek valamiert nem jok; itt talalhatok az emlitett cuccok:
Bővebben: Link
Sziasztok !
Lenne egy kerdesem: Peldanyositani szeretnek, es a port map -ben nem engedi az AND kapuzast. Mi a megoldas? Idézet: „AND can not have such operands in this context.”
Segedszignalokkal valoszinu meg tudnam oldani, de tobb peldanyositas van es..Van egyszerubb modszer? (mintha mar lattam valahol hasonlo megoldast mint a fenti..)
Kozben rajottem:
1. proc_write_strobe_adjunct vector tipusu volt: (00 downto 00) 2. AND kapcsolatot nem engedelyez port_map-be. 3. Seged szignalokkal es hozza tartozo processzel oldottam meg.
Megy a PicoBlaze + MDA FPGA-án
 Kezd szimpatikus lenni .
Sziasztok !
Hozzaadtam egy COLORMAP-et (dual port block ram) az MDA-hoz. A RAMok MDA cime kozos mindket oldalon. A colormap kimenete 3 biten irja az RGB regisztert. Igy a megfelelo karakterhez kerul a megfelelo szin. PicoBlaze-el Kiirattam az ASCII karektereket; ez egy Linux font tablazatbol konvertalt keszlet. A kepen lathato szoveg szinezesenel Red -el indul es 3 biten 7 szinnel szinezi ahogy halad a kiiras, majd 7.szinnel elolrol kezdi. A gond csupan az hogy: 1. nem Red-le kezdi hanem Green-el, vagyis a piros lemarad. Jol megfigyelve latszik hogy egy pici karakter-teruleten ervenyesul a piros , tovabb zold. 2. ha a szoveg kiiratas vegen nem rakok be egy space karaktert, akkor az utolso karakter nem jelenik meg. (ezt a szoveg hossza nem befolyasolja, nem cimzes hiba) Az assembly kodot debug-oltam, regiszter ertekek minden esetben rendben ..Otletem mar nincs.. Mire tippeltek, mi lehet a fentiek oka? (Projektet kuldom, ha valakit erdekel) Udv.
Hali !
Én azt ajánlom az ilyen hibákat szimulátorral próbáld megkeresni. Valahol a jelterjedés utjába bekerül egy plusz regiszter, vagy nem jó szinkronba van két modul. Ez szimulátor alatt jól látszik és a folyamat időzités megértéséhez is sokat segit, ha sokat szimulál az ember. Én is elég sokszor korrigáltam ilyen csúszásokat. Söt, én általában, csak jónak tünő szimuláció után szoktam eszközbe tölteni. Sokszor csak csak külön a kérdéses modulokkal összeállitott próba projektekkel szoktam szimulálni, hogy röviditsem a forditási időt. Üdv. Zoli
Szia !
Koszi, megfogadom a tanacsodat. Milyen simulatorral tudnam megnezni? (eletemben nem hasznaltam semmilyen szimulatort) WebPack tartalmaz ilyesmit? Igazabol nincsen olyan resze aminek folyamatat ne ismernem, megneztem az RTL-t is, ugy nez ki ahogy elore elkepzeltem, es megis valahol hiba van, megpedig a COLORMAP korul. Udv.
A webpack ISE-nek is van szimulátora, de ilyen problémára én inkább a modelsimet ajánlanám. Ha jól tudom Linux alatt használod a WP-t. Ehhez úgy tudom nincs linuxos Modelsim XE ( Xilinx Edition). A Mentor honlapjáról letölthető a legfrisebb ( de korábbi archive is ) Modelsim LE,SE,PE Bővebben: Link. Ez nem tartalmazza a xilinx libeket. Én úgy csináltam Windows alatt, hogy a XE verziót is letöltöttem és átmásoltam az SE könyvtárába. A modelsim.ini file-ba meg beregisztráltam a libeket az XE mintájára. Végül is az XE is jó lehetett volna, csak ahhoz nem volt okitás.
Üdv. Zoli
a xilinx honlapról letölthetőek a libek a modelsim-hez...
jelentkezzetek be, menjetek a support->downloads menüre, és ott felül a legördülő listából ki tudjátok választani ezt a letöltést.
Igen, de én a legfrissebbet néztem és ott update áll. Ezért biztos ami biztos alapon csináltam a fenti szerint. Azért nem értem, hogy a korábbi verzióknál meg az áll, " ...Libraries for ISE Service Pack 3".
Üdv. Zoli
Koszi szepen .
WP alatt hol talalhato a simulator? nem talalom. Alapbol benne van, vagy hozza telepitheto? Hanem johet a win telepites...  Udv.
Sources ablakban az eszközre (XC3S..) dupla katt, Simulator option: ISE simulator(VHDL/Verilog). De azt hiszem ez az alapbeállítás. Aztán, hogy mit akarsz szimulálni : "Sources ablak", "Sources for" option : pl. a a legutolsó fázis " Post-Route Simulation". De előtte egy Test Bench Waveformot is kell kreálni a New source -el. Ez Modelsimnél is kellhet. A processek között meg megjelenik a Simulator.
Üdv. Zoli
Koszi szepen.
Testbench megvan. Sources/Post-Route Simulation -nel a .tbw file alatt van a top_modul_file_neve_timesim.v file. Az ehhez tartozo faban kerdojelek vannak. A Simulation menuben nem aktiv Markers es Zoom-on kivul semmi. Mi hianyzik meg? Udv.
Processes/ Xilinx ISE SImulator/ SImulate Post-Place & Route Model:
Idézet: „Compiling project file "vga80x40_test_par.prj" Building vga80x40_test_isim_par.exe ERROR:Simulator:222 - Generated C++ compilation was unsuccessful” 
Bocs, azt nem mondtam, hogy a Prefered Language-t is be kéne állítani VHDL-re, ahol a Simulator-t állitod be. És a Place&Route process Properties bellításnál a
"Generate Post-Place & Route Simualtion Model"-t is be kell pipálni. Bár ha elnditod a szimulációs processzt akkor elvileg ezt enélkül is meg kéne csinálnia. Kérdőjelek akkor vannak, ha a szimulációs struktúrában olyan primitivek is vannak, aminek a definiciói hiányoznak, azt hiszem. Nem vagyok biztos benne, nem sokszor fordult elő. Vagy még ha nem generálta le a szimulációs modelt. A top_modul_file_neve_timesim.v-nek .vhdl-nek kell lennie. Ha átálítod VHDL-re, szerintem jó lesz. ISE-vel nem sokat szimuláltam. Üdv. Zoli
Prefered Language-t nem talalom sehol. Eszkoz / Properties -nel ilyen nincs..
Most ez van: Idézet: „ERROR:HDLParsers:3482 - Could not resolve instantiated unit X_ZERO in Verilog module work/vga80x40_test in any library ERROR:Simulator:199 - Failed when handling dependencies for entity testbench, architecture testbench_arch” Udv.
Szia !
Nincs. De mostmar tovabb jutottam. Az error-t is sikerult megoldani, kicsereltem a Xilinx ld fileokat a Linuxéra. Udv.
Vagyis mostmar itt tartok. Hogyan tovabb
Rakj fel olyan signal-okat amiből ezek "keletkeznek", aztán, ha ott is van U, akkor az az előttieket és igy tovább.
Üdv. Zoli
Sziasztok !
Mukodik vegre a Modelsim. Idaig jutottam a modelsim_se_tut.pdf alapjan. Probaltam "Add all signals to wave" -el is. Ezen a kepen csak nehany signal van hozzaadva.. Ne de hogy fogom latni az idoziteseket? run x, vagy run -all -ra sem jelenik meg. Udv.
Sziasztok!
Kérdésem az lenne, hogy Xilinx Spartan-3 -mal (XC3S400) felépített áramkörhöz elegendő-e a 2 rétegű nyomtatott huzalozású lemez, vagy feltétlenül kell a legalább 4 réteg (ahogy a leírásában láttam)? 4 rétegűt gyártatni drága...  Mekkora áramfelvételre lehet számítani a VCCint lábakon 50 MHz bemenő órajel esetén? A VCCio lábakon az áramfelvétel gondolom nem jelentős, mivel az IO lábakon csak busz és adatjelek lennének, LED, egyéb nagyobb fogyasztó nem. Előre is köszi.
Hali Gtk !
Ird le, hogy csináltad lépésről lépésre. A Xilinx testbenchen keresztül hivtad a Modelsim-et, vagy csak a tutor szerint felraktad a VHDL forrást a projekthez és úgy szimuláltad ? Üdv. Zoli
Hali Predator !
A kétrétegűre azt hiszem van példa, ha jól tudom a MiniMig is ilyen. De nagyon bonyolult huzalozás kizárt, mert a tápvezetékezésnek alapból elég terjedelmesnek kell lennie. Én most töröm a fejem egy Altera Cyclone III saját boardon, de a 4 réteg is elég szükösnek mutatkozik, úgyhogy csak alap dolgok lesznek rajta + ha ráfér DDR SDRAM. Szerencsére az Alterától letölthető a Dev. Starter kit gerber-jei. Hát 21 réteg a furással, pasztával, silk-el stb. A GND,VCC és signal-ból azt hiszem 12 van. Érdemes megtekinteni nagyon szép munka. Amúgy most egy Spartan3 Starter Kit -em van, 5V inputról megy az összes táp LDO-kal. Árammérős tápról járatom, sosem ment 280mA fölé az ármafelvétel ( ez csak XC3S200) pedig volt már 85%-os erőforrás felhasználás is 50Mhz-en. A 25%-os 140MHz-es projekt is csak 210mA-et fogyasztott. A sram 66Mhz-en ment folyamatosan. Üdv. Zoli
Szia !
A tutor szerint letrehoztam egy work libraryt, le compilaltam a fileokat ( az egesz projekt .vhd filejait hozzaadtam), betoltottem : vsim -voptargs="+acc" vga80x40_test (ez a Top modul), view wave es a signalokat az Objects-bol hozzaadtam (add to wave), aztan: run 20ms, (vagy mas ertekkel). Es ez van: Udv .
A Modesim tutor nem említi azt hogy a két file közül az egyik a testbench (tcounter.v test_counter). Ez adja az órajelet, stimulust. Enélkül nem fog müködni. Vagy irsz egy testbench-et magad, vagy az ISE-n kersztül használod. De, be kell előtte a simulator-t ModelSim SE-re állítani. Lehet csak testbench file-t is generáltatni az ISE-vel, az "Implement Design\Properties\Simulation Model Properties\ Generate Testbench File" opció bekapcsolásával. A file a prj\netgen\par könyvtárba generálódik ... timesim.tvhd. A file-ba, csak a stimulust kell hozzáadni. Ezt lehet, az ugyanitt található ....timesim.vhd szimulációs struktúrával és a ....timesim.sdf file-al a Modelsim alatt használni szimulációra. Ha a késleltetésekkel is akarsz szimulálni akkor az SDF filet is használni kell. Ezt én úgy szoktam, hogy csinálok egy konfigurációt a ...timesim.tvhd test filehoz, és a konfigban meg lehet adni az SDF file-t.
De, elöször inkább használd ISE alatt. Üdv. Zoli
Koszi szepen !
ISE alatt ha mar megvan a .tbw, ekkor kell ennek meg stimulus is? Atallitottam a ISEben a szimulatort, megy, de ugyanaz mint az elobbi azzal a kulonbseggel, hogy csak a top modult "latja". Azt hiszem feladom. Az egesz eddigi eskuszom 100x konnyebb volt mint ez a szimulacio. Udv.
ISE-vel nem kell stimulus. A project könyvtárba teszi a prj.vhw file-ba a testbench-et. prj.tdo-val inditja a szimulátort. tbw_rc5.tdo :
Érdemes nézegetni ezeket a file-okat, mert én is ezekből jöttem rá hogyan kell csinálni. Az órajel sem jó ? Nálam ISE alól mindig jó volt. Üdv. Zoli |
Bejelentkezés
Hirdetés |
